篇論文榮獲2006電力電子研討會優秀論文獎!!

FPGA為基礎之全數位控制多相交錯式D類放大器PWM技術實現


李啟揚、鄒應嶼

交通大學電力電子晶片設計與DSP控制實驗室

200698

 目  錄 

1. 簡介

2. 交錯式D類功率放大器分析

3. 交錯式D類放大器數位控制器設計

4. 交錯式D類放大器控制晶片設計

5. 實驗及模擬結果

6.結論

參考文獻

本文研製一個以可規劃邏輯閘陣列(FPGA)為基礎之全數位控制交錯半橋式D類放大器,以解決在當開關切換頻率不夠快速下之電壓總諧波失真不佳的問題。所設計的控制器為包含數位補償器、同步取樣控制器及脈寬調變產生器三個子系統的系統。模擬平台採用Simulink軟體結合Modelsim軟體,除了驗證子系統的性能之外,也進行單相及交錯半橋式D類放大器模擬。實驗板使用Altera公司的實驗發展平台Cyclone II Development Kits,搭配軟核處理器NIOS II,可將實驗波形透過RS232傳送回Simulink,以及SPI等串聯介面,進行互動式的實驗。可藉由SPI介面設定控制器的參數,簡化了所設計數位控制器的腳位。本研究所提出之方法,主要在於以最佳控制方式降低高功率(>100W)D類放大器在低開關頻率(100 kHz)的波形失真,模擬結果顯示所提出控制方法之有效性,當脈寬調變波形解析度為10位元且開關切換頻率為100 kHz時,且無效時間設定0.5 μs,輸入訊號由1 kHz20 kHz,滿載輸出電壓總諧波失真均低於1.3%,證明交錯式的架構確可在不提高切換頻率的條件下,可有效降低輸出電壓的總諧波失真。

Note: 本文僅為部分摘要原稿發表於2006年第五屆台灣電力電子研討會,並榮獲『優秀論文獎

[頒獎實況]  

1.

隨著可攜式影音商品的流行,高效率的D類放大器開始受到重視,設計良好的D類放大器,其效率甚至可達90%[1]-[2],除減少散熱片面積,亦延長了電池壽命。使用D類放大器的重點為開關切換訊號的產生,其原理主要是將音頻訊號轉調變為固定頻率的脈寬調變波(Pulse Width Modulation, PWM),此種調變波只有高或是低的位準來驅動功率開關,再經過濾波器來解調變為原來的音頻訊號,良好的調變訊號能改善D類放大器的失真問題[3],目前常見的調變方式為PWM調變及Sigma-Delta調變(Σ-Δ),前者具有結構簡單的優點,但需有快速的切換頻率才可降低失真,後者雖具失真小的優點,但構造較複雜,本文採PWM調變方式。

具相位移控制的交錯式脈寬調變技術應用在直流對直流轉換器中,以增進電壓調整模組的電流輸出能力已發展多時,有研究顯示使用交錯式的調變技術,可以較低的切換頻率有效地的降低輸出電壓漣波[4]。理論上,使用n個相位於D類放大器中,就可以得到n倍的有效切換頻率,不需提高每相的PWM切換頻率就可有效地降低輸出電壓、電流漣波。

性能優異且廉價的單晶片帶動了數位控制的風潮,使得類比控制中複雜的控制架構,能以程式的方式在單晶片中實現。高性能的FPGA具基本邏輯電路,可依所需實現特定功能之電路,彈性大及高速的時脈是其特點所在。故見得可程控的D類放大器控制器,在未來將極具競爭優勢。

2.交錯式D類功率放大器分析

根據D類放大器一個切換週期的平均電壓與輸出電壓的關係,以及電感電壓的關係式,可推導出單相半橋式雙極性PWM方式最大的電感電流漣波及輸出電壓漣波分別為:

                                    (1)

                            (2)

交錯式的D類放大器是以並聯的方法連接如圖1,控制每相的開關控制訊號使其具有相位差,此優點為在不提高切換頻率下,只要增加n相並聯,並控制每相導通角相差2p/n度,即可有效降低總電感電流漣波n倍,總輸出電壓漣波n2倍,其電感電流漣波及輸出電壓漣波關係式分別為:

                                 (3)

                        (4)

其中n為交錯式D類放大器並聯之相數,VDC為直流鏈電壓(V)fs為每相開關切換頻率。

圖1 交錯式D類放大器架構圖

為比較單相與交錯式D類放大器差別,本文以三相交錯式D類放大器為例,控制第二相及第三相上臂開關控制訊號,使其分別延遲第一相上臂開關120度及240度,模擬條件如下:電感值100μH,電容值1μF,開關切換頻率100kHz,直流鏈電壓為30V,單相半橋式及交錯式D類放大器的模擬結果分別如圖2及圖3。圖2(a)為單相電流漣波,其振幅為0.75A,圖2(b)為三相交錯式的電流漣波,其振幅為0.25A,三相的電流漣波約為單相的三分之一。單相半橋式及交錯式D類放大器的輸出電壓模擬如圖3,圖3(a)為單相電壓漣波,振幅為0.975V,圖3(b)為三相交錯式的電壓漣波,其振幅為0.108V,三相的電壓漣波約為單相的九分之一。

2 (a)單相(b)交錯式D類放大器電感電流漣波模擬圖

3 (a)單相(b)交錯式D類放大器輸出電壓漣波模擬圖

3.交錯式D類放大器數位控制器設計

脈寬調變產生器

脈寬調變因易實現常用於D類放大器的前級調變,一般採用正弦脈寬調變。其原理是將調變波與參考訊號作比較,根據兩波形交會點決定功率電晶體切換時機。實現數位脈寬調變產生器,有幾種方式[5]-[7]

  • 計數器-比較器(Counter-comparator)方法

  • 延遲線(Delay-line)方法

  • 混合計數器及延遲線方法

同步取樣控制器

脈寬調變方式造成輸出電壓、電流具有開關切換頻率的漣波,此高頻的漣波為不希望出現之雜訊,一般做法是在回授訊號路徑上加低通濾波器,以降低切換頻率漣波,然此種做法有兩個缺點,一為低通濾波器造成了回授訊號的相位延遲外,二為當電流迴路的頻寬大於開關切換頻率的1/20時,低通濾波器濾掉漣波的效果就不明顯。以本文為例,訊號頻寬為20kHz,開關切換頻率為100kHz,故在輸出電壓、輸出電流及電感電流的回授,使用低通濾波器來濾除漣波就不適合。為避免取樣到訊號漣波值,或是在功率開關切換瞬間,大電流變化之突波,而造成數位控制器運算錯誤,一般做法是在特定的時機取樣(漣波為零之處,或是訊號平均值處),此取樣方式稱同步取樣[8]

數位補償器

  • 比例積分控制器設計

  • 數位相位超前控制器設計

4.交錯式D類放大器控制晶片設計

交錯式D類放大器控制晶片整體架構圖如圖4。D類放大器所需之功能方塊均規劃於同一FPGA中。此晶片中除了交錯式數位控制器外,還包含NIOS II系統及16MB的記憶體。NIOS II系統具有串列介面傳輸(SPI)、與電腦的資料傳送(RS232),可處理的程式是以C語言撰寫。數位控制器各功能電路分述如下。

4 交錯式D類放大器控制器架構圖

脈寬調變產生器

實現之數位脈寬調變產生器輸入時脈最快為200MHz,脈寬調變波的解析度最高為12位元,具有對稱或非對稱參考訊號產生的選擇,避免上下臂開關同時導通的無效時間(Dead-Time)處理,並根據是否具相位移及所需相數功能,而自動計算各相所需延遲角度,脈寬調變最多可有互補的六相輸出。圖5為所實現之數位脈寬調變產生器方塊圖,相位移方塊根據輸入使用相數及脈寬調變頻率計算各相所需之相位移,計算出結果後送到參考訊號產生器,此處會產生對稱及非對稱的參考波形,再由多工器選擇該輸出何種參考訊號至比較器,在比較器中與調變命令比較後可得到脈寬調變波,最後再經過無效時間產生器輸出。此方塊最多為六相輸出,未使用之相位上、下臂輸出均為低準位。

  • 計算相位移電路

  • 參考訊號產生電路

  • 無效時間(Dead-Time)產生電路

5 脈寬調變產生器方塊圖

同步取樣控制器

本論文實現了一個最多具有六相輸出的同步取樣控制器。此同步取樣控制器僅可在數位脈寬調變器設定為對稱參考波的模式下使用,可選擇的取樣模式有三種,分別為上升期間取樣、下降期間取樣或上升及下降期間均要取樣,在上升或下降期間取樣的取樣頻率為脈寬調變波切換頻率,而在上升及下降期間均要取樣,取樣頻率為脈寬調變波切換頻率的兩倍。此方塊需使用到的時脈CLK、重置腳位RST、切換頻率FSW、對稱或非對稱選擇SAYM、使用相數PHAM及各相的參考訊號(Reference)等訊號,均由數位脈寬調變產生器提供。考慮市售AD轉換器有active low及active high動作兩種,故控制器亦提供了兩種輸出模式,腳位AHAL可作選擇。圖9為其方塊圖。

9 同步取樣控制器方塊圖

同步取樣時機的示意如圖10,最上面的三角波為參考訊號及調變訊號,中間的波形為相對應之脈寬調變波及電感電流波形,由圖中可清楚看出,電感電流的平均值處為當三角波參考訊號為峰值以及谷值處,因此在實現時,此方塊接收脈寬調變產生的參考訊號(對稱的),然後判斷其是否為峰值或谷值,若成立就令輸出為低準位,若不成立,則令輸出為高準位。

10 同步取樣時機示意圖

數位補償器

交錯式D類放大器中的控制器方塊圖如圖11所示,電壓迴路使用比例積分控制器再加上相位領先補償器,電流迴路使用一個比例控制器,輸出電壓及輸出電流迴授均乘上一比例控制器為前饋迴授補償。相位領先控制器轉移函數如式(6),實現IIR數位濾波器的型式有很多種,最常見的為直接型式I與直接型式II,其差別在於暫存器的多寡,直接型式II比直接型式I少了一個暫存器,故採第二種直接型式作為數位控制器的運算式,其差分方程式如下:

                                                  (9)

由節省使用資源的觀點,使用排程的方法來實現所需之數位補償器,藉由排程的方法,僅使用一個16位元的乘法器以及一個16位元的加減法器就可以完成所有的計算,使用50MHz的時脈,計算延遲為0.36μS。圖12為實現之硬體架構圖,包含:一個數值運算單元及一個以狀態機為基礎的控制器,數值運算單元包含一個乘法器,以及一個加減法器,最後輸出有一個限制器,以狀態機控制狀態的切換,使在同一個狀態中僅能執行一次加法或減法運算,一次乘法器運算。狀態機共需18個切換狀態,一開始先將內部的暫存器初始化為零,因為控制器內有時間延遲的電路,故需要暫存器來儲存前一個值,初始暫存器後,就進入閒置狀態,一直等接受到觸發訊號cs後,控制器才會開始執行運算,其執行順序如圖13

12 硬體架構圖圖

 

13 狀態機切換示意圖

NIOS II軟核處理器

NIOS II系統功能規劃有兩部份,其一為使用SPI介面來設定各控制暫存器的參數,其次就是將實驗波形取樣後,由FPGA實驗板透過UART介面傳送回電腦模擬軟體simulink中,與模擬波形做比較。此處使用的NIOS II系統包括了一個32位元的CPU16MBSDRAMUARTSPI的通訊介面以及數個傳接資料的IO腳位。NIOS II CPU負責處理使用者撰寫的C程式,16MB的動態記憶體儲存運算的資料以及程式,UART介面與電腦溝通,SPI介面傳輸NIOS中設定之控制暫存器值給D類放大器控制晶片。

NIOS II CPU處理之程式流程如圖14。一開始處理器會透過SPI介面將程式內設定之參數傳給D類放大器控制暫存器組中,再根據disp_sel腳位選定哪種數據需送回電腦觀察,將該資料透過DISP_DATA腳位讀到記憶體中,每讀一筆值,記憶體位址就加1,當儲滿1000筆,CPU等待電腦的傳輸資料命令,一旦成立NIOS處理器就呼叫UART介面,傳送資料回電腦中,每傳一筆值,記憶體位址變遞減,直到傳送完1000筆資料後,就回到程式起點。該注意的是在NIOSSPIUART中,其傳輸資料的長度都是8位元,若使用者的資料長度是超過8位元的,就需拆成兩筆資料,然後在接收端再將其相加起來,以確保資料正確。

14 NIOS II程式流程圖

 

5.實驗及模擬結果

單相半橋式D類放大器的電感電容及電阻值分別為100μH1μF,開關切換頻率100 kHz,無效時間設定為0.5μsDC Bus電壓為100VADC的同步取樣頻率為200 kHz,閉迴路模擬結果,輸入訊號頻率對總諧波失真的變化如圖15,三相交錯式以同樣條件設定,其輸入訊號對總諧波失真的變化如圖16。圖17-圖19為所設計之方塊動作實驗圖。所設計之電路使用的資源如表1,全部設計佔總資源的17%

15 單相D類放大器輸入訊號頻率變化對總諧波失真變化圖

16 交錯式D類放器輸入訊號頻率變化對總諧波失真變化圖

17 脈寬調變波有無設定無效時間實驗圖

18 脈寬調變具相位移實驗圖

19 同步取樣控制器取樣命令實驗圖

表1  交錯式D類放大器控制IC使用資源分析表

電路名稱

使用資源(LEs)

六相PWM產生器

1909

同步取樣控制器

277

數位控制器

358

SPI傳輸介面

53

NIOS II系統

2857

暫存器Bank

38

ADC接收方塊

40

除頻電路

7
Total 5539
百分比(%) 17%

6.結論

本文研製一個以FPGA為基礎全數位控制之交錯式半橋D類放大器,其具有低開關切換頻率、低穩態輸出電壓總諧波失真的性能。當設定脈寬調變波為解析度10位元,且100kHz切換頻率時,無效時間設定為0.5μs,模擬結果可知,滿載時單相半橋式D類放大器的輸出最大總諧波失真為12%,在相同條件下,滿載時交錯式D類放大器的輸出最大總諧波失真為1.35%,可知交錯式的架構在不改變現有的開關切換頻率下,可有效的降低總諧波失真,解決計數器方式實現的脈寬調變產生器的時脈問題。

參考文獻

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[2]      Mark Bloechl, Mohannad Bataineh, and Dale Harrell, “Class D switching power amplifiers: theory, design, and performance,” Proceedings on IEEE Southeast Conf., pp. 123-146, March, 2004.

[3]      Helmnt Bresch, Martin Strcitenberger, and Wolfgang Mathis,  “About the demodulation of PWM-Signals with applications to audio amplifiers,” Proceeding of the 1998 IEEE International Symposium, vol. 1, pp. 205-208, June, 1998.

[4]      D. R. Garth, W. J. Muldoon, G. C. Benson, and E. N. Costague, “Multi-phase, 2 Kilowatt, high voltage, regulated power supply,” IEEE Power Conditioning Specialists Conf. Rec. pp. 110-116, 1971.

[5]      Albert M. Wu, Jinwen Xiao, Dejan Markovic, and Seth R. Sanders, “Digital PWM control: application in voltage regulation modules,” Power Electronics Specialists Conf. Rec., 1999, PESC 99, 30th annual IEEE, vol. 1, pp. 77-83, July. 1999.

[6]      A Dancy and A. P. Chandrakasan, “Ultra low power control circuits for PWM converters,” IEEE Power Electronics Specialist Conf. Rec., pp. 21-27, 1997.

[7]      Bah-Hwee Gwee, Joseph S. Chang, and Huiyun Li, “A micropower low-distorion digital pulseidth modulator for a digital class d amplifier” IEEE Trans. On Circuits and Systems, vol. 49, Issue 4, pp. 245-256, 2002.

[8]      Richardson J., Kukrer O. T., “Implementation of a PWM regular sampling strategy for AC drives,” IEEE Trans. On Power Electronics, vol. 6, Issue 4, pp.645-655, Oct 1991.

[9]      W Hewlett Packard, Application Note 1032, Design of the HCTL-1000's Digital Filter Parameters by the Combination Method, 1985.


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Last update: 2006/09/13
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